本书结合实践系统地介绍了基于Verilog数字逻辑设计相关的内容，包括工具使用、RTL设计及Testbench的设计。 本书共分为6章。第1章对数字逻辑设计进行了概述；第2章介绍了常用EDA工具的使用；第3章介绍了RTL设计的相关内容；第4章介绍了功能验证及Testbench相关的内容；第5章结合一个串口配置寄存器的电路对第3章和第4章的内容进行了实践；第6章对数字信号处理中的常用电路进行了讲解。

本书结合实践系统地介绍了基于Verilog数字逻辑设计相关的内容，包括工具使用、RTL设计及Testbench的设计。 本书共分为6章。第1章对数字逻辑设计进行了概述；第2章介绍了常用EDA工具的使用；第3章介绍了RTL设计的相关内容；第4章介绍了功能验证及Testbench相关的内容；第5章结合一个串口配置寄存器的电路对第3章和第4章的内容进行了实践；第6章对数字信号处理中的常用电路进行了讲解。

本书适合对Verilog语法己略有了解的读者阅读，也适于在数字逻辑设计方面摸索多年的工程师参考。

第1章 逻辑设计发展现状及开发流程

 1．1 硬件描述语言 HDL(Hardware Description Language)

1．1．1 硬件描述语言简介

1．1．2 Verilog语言简介

 1．2 可编程逻辑器件

1．2．1 专用ASIC芯片VS．可编程逻辑器件

1．2．2 FPGA VS．CPLD

1．2．3 主流FPGA厂商介绍

1．2．4 在选择FPGA器件时需要考虑的问题

 1．3 基于Verilog的FPGA设计方法及流程

1．3．1 设计方法

1．3．2 典型的FPGA设计流程

 1．4 SOC与IP复用

1．4．1 SOC简介

1．4．2 IP CORE简介

1．4．3 设计方法学的进展

第2章 常用FPGA开发工具的使用

 2．1 仿真工具Modelsim

2．1．1 Modelsim简介

2．1．2 用Modelsim6．0做功能仿真

2．1．3 用Modelsim做时序仿真

2．1．4 Modelsim其他一些应用技巧

 2．2 综合工具Synplify Pro

2．2．1 Synplify Pr0简介

2．2．2 用Synplify Pro进行设计综合流程

 2．3 集成开发环境Quartus II

2．3．1 Quartus II简介

2．3．2 设计输入

2．3．3 约束输入

2．3．4 综合

2．3．5 布局布线

2．3．6 仿真

2．3．7 时序分析

2．3．8 编程和配置

第3章 RTL级建模

 3．1 硬件意识

 3．2 RTL级语法

3．2．1 Verilog模块基本结构

3．2．2 端口定义

3．2．3 对带三态输出端口的建模

3．2．4 对双向口的建模

3．2．5 数据类型

3．2．6 连续赋值语句

3．2．7 敏感信号列表

3．2．8 always块

3．2．9 条件语句

3．2．10 多路分支语句

3．2．11 ifelse语句与case语句综合结果的比较

3．2．12 再谈锁存器

3．2．13 循环语句

3．2．14 阻塞与非阻塞赋值

3．2．15 模块例化

 3．3 常用电路的设计

3．3．1 D触发器

3．3．2 多路复用器

3．3．3 多路解复用器

3．3．4 计数器与分频器

3．3．5 移位寄存器

3．3．6 时钟使能电路

3．3．7 边沿检测电路

 3．4 有限状态机的设计

3．4．1 概述

3．4．2 moore型状态机

3．4．3 mealy型状态机

3．4．4 moore型状态机与mealy型状态机的选用

3．4．5 状态机的代码风格

3．4．6 状态编码

 3．5 FPGA结构

3．5．1 FPGA的整体结构

3．5．2 IO管脚

……